cpu主頻如何去計算
cpu主頻如何去計算
cpu主頻有時候想要計算一下!該用什么方法去計算呢?下面由學習啦小編給你做出詳細的cpu主頻計算方法介紹!希望對你有幫助!
cpu主頻計算方法一
一般的CPU頻率在3GHz左右就比較好，但CPU主頻不是性能定位的指標。
1、CPU的架構影響力最大，例如P4 3.0GHz的架構相比Haswell架構，性能差距很遠。
2、散熱器性能，散熱不好，會導致CPU性能下降。
3、主板供電不足時，CPU性能也有一定影響。
cpu主頻計算方法二
雙核CPU主頻跟其中每個單核處理器的主頻是一致的，也就是說，主頻的概念和含義就是每個處理器核心的時鐘頻率，它們之間是相同設計的，并沒有疊加計算主頻的情況。
CPU的核心架構在發(fā)展到多核的時候，目的主要為了多任務的并行處理更快捷方便，因為老的單核流水線形式已經無法滿足日漸增長的多任務需求，而每個核心的頻率又無法繼續(xù)大幅度增加
所以通過多個核心并存并行的方式進行。這里的并行不是對一個任務分解為小任務單元后同時計算運行，而是每個處理器核心對應一個不同的任務，各自之間幾乎獨立同時進行，互不干擾運算。
當然，多核并行的執(zhí)行還要取決于程序支持多核運算。但無論怎樣，整個CPU的主頻就是其中每個單核心的主頻。不存在其他的計算方式。
cpu主頻計算方法三
外頻X倍頻=主頻 外頻也叫CPU前端總線頻率或基頻，計量單位為“MHz“。CPU的主頻與外頻有一定的比例(倍頻)關系，由于內存和設置在主板上的L2Cache的工作頻率與CPU外頻同步，所以使用外頻高的CPU組裝電腦，其整體性能比使用相同主頻但外頻低一級的CPU要高。這項參數關系古巴使用 主板的選擇。
倍頻 系數是CPU主頻和外頻之間的比例關系，一般為：主頻=外頻*倍頻。IIntel公司所有CPU(少數測試產品例外)的倍頻 通常已被鎖定(鎖頻)，用戶無法用調整倍頻的方法來調整CPU的主頻，但仍然可以通過調整外頻為設置不同的主頻。ADM和其它公司的CPU未鎖頻。
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cpu處理技術
在解釋超流水線與超標量前，先了解流水線(Pipeline)。流水線是Intel首次在486芯片中開始使用的。流水線的工作方式就象工業(yè)生產上的裝配流水線。在CPU中由5-6個不同功能的電路單元組成一條指令處理流水線，然后將一條X86指令分成5-6步后再由這些電路單元分別執(zhí)行，這樣就能實現在一個CPU時鐘周期完成一條指令，因此提高CPU的運算速度。經典奔騰每條整數流水線都分為四級流水，即指令預取、譯碼、執(zhí)行、寫回結果，浮點流水又分為八級流水。超標量是通過內置多條流水線來同時執(zhí)行多個處理器，其實質是以空間換取時間。而超流水線是通過細化流水、提高主頻，使得在一個機器周期內完成一個甚至多個操作，其實質是以空間換取時間。例如Pentium 4的流水線就長達20級。將流水線設計的步(級)越長，其完成一條指令的速度越快，因此才能適應工作主頻更高的CPU。但是流水線過長也帶來了一定副作用，很可能會出現主頻較高的CPU實際運算速度較低的現象，Intel的奔騰4就出現了這種情況，雖然它的主頻可以高達1.4G以上，但其運算性能卻遠遠比不上AMD 1.2G的速龍甚至奔騰III-s。
CPU封裝是采用特定的材料將CPU芯片或CPU模塊固化在其中以防損壞的保護措施，一般必須在封裝后CPU才能交付用戶使用。CPU的封裝方式取決于CPU安裝形式和器件集成設計，從大的分類來看通常采用Socket插座進行安裝的CPU使用PGA(柵格陣列)方式封裝，而采用Slot x槽安裝的CPU則全部采用SEC(單邊接插盒)的形式封裝。還有PLGA(Plastic Land Grid Array)、OLGA(Organic Land Grid Array)等封裝技術。由于市場競爭日益激烈，CPU封裝技術的發(fā)展方向以節(jié)約成本為主。
多線程
同時多線程Simultaneous Multithreading，簡稱SMT。SMT可通過復制處理器上的結構狀態(tài)，讓同一個處理器上的多個線程同步執(zhí)行并共享處理器的執(zhí)行資源，可最大限度地實現寬發(fā)射、亂序的超標量處理，提高處理器運算部件的利用率，緩和由于數據相關或Cache未命中帶來的訪問內存延時。當沒有多個線程可用時，SMT處理器幾乎和傳統(tǒng)的寬發(fā)射超標量處理器一樣。SMT最具吸引力的是只需小規(guī)模改變處理器核心的設計，幾乎不用增加額外的成本就可以顯著地提升效能。多線程技術則可以為高速的運算核心準備更多的待處理數據，減少運算核心的閑置時間。這對于桌面低端系統(tǒng)來說無疑十分具有吸引力。Intel從3.06GHz Pentium 4開始，部分處理器將支持SMT技術。
多核心
多核心，也指單芯片多處理器(Chip Multiprocessors，簡稱CMP)。CMP是由美國斯坦福大學提出的，其思想是將大規(guī)模并行處理器中的SMP(對稱多處理器)集成到同一芯片內，各個處理器并行執(zhí)行不同的進程。這種依靠多個CPU同時并行地運行程序是實現超高速計算的一個重要方向，稱為并行處理。與CMP比較，SMP處理器結構的靈活性比較突出。但是，當半導體工藝進入0.18微米以后，線延時已經超過了門延遲，要求微處理器的設計通過劃分許多規(guī)模更小、局部性更好的基本單元結構來進行。相比之下，由于CMP結構已經被劃分成多個處理器核來設計，每個核都比較簡單，有利于優(yōu)化設計，因此更有發(fā)展前途。IBM 的Power 4芯片和Sun的MAJC5200芯片都采用了CMP結構。多核處理器可以在處理器內部共享緩存，提高緩存利用率，同時簡化多處理器系統(tǒng)設計的復雜度。但這并不是說明，核心越多，性能越高，比如說16核的CPU就沒有8核的CPU運算速度快，因為核心太多，而不能合理進行分配，所以導致運算速度減慢。在買電腦時請酌情選擇。2005年下半年，Intel和AMD的新型處理器也將融入CMP結構。新安騰處理器開發(fā)代碼為Montecito，采用雙核心設計，擁有最少18MB片內緩存，采取90nm工藝制造。它的每個單獨的核心都擁有獨立的L1，L2和L3 cache，包含大約10億支晶體管。
SMP
SMP(Symmetric Multi-Processing)，對稱多處理結構的簡稱，是指在一個計算機上匯集了一組處理器(多CPU)，各CPU之間共享內存子系統(tǒng)以及總線結構。在這種技術的支持下，一個服務器系統(tǒng)可以同時運行多個處理器，并共享內存和其他的主機資源。像雙至強，也就是所說的二路，這是在對稱處理器系統(tǒng)中最常見的一種(至強MP可以支持到四路，AMD Opteron可以支持1-8路)。也有少數是16路的。但是一般來講，SMP結構的機器可擴展性較差，很難做到100個以上多處理器，常規(guī)的一般是8個到16個，不過這對于多數的用戶來說已經夠用了。在高性能服務器和工作站級主板架構中最為常見，像UNIX服務器可支持最多256個CPU的系統(tǒng)。
構建一套SMP系統(tǒng)的必要條件是：支持SMP的硬件包括主板和CPU;支持SMP的系統(tǒng)平臺，再就是支持SMP的應用軟件。為了能夠使得SMP系統(tǒng)發(fā)揮高效的性能，操作系統(tǒng)必須支持SMP系統(tǒng)，如WINNT、LINUX、以及UNIX等等32位操作系統(tǒng)。即能夠進行多任務和多線程處理。多任務是指操作系統(tǒng)能夠在同一時間讓不同的CPU完成不同的任務;多線程是指操作系統(tǒng)能夠使得不同的CPU并行的完成同一個任務。
要組建SMP系統(tǒng)，對所選的CPU有很高的要求，首先、CPU內部必須內置APIC(Advanced Programmable Interrupt Controllers)單元。Intel 多處理規(guī)范的核心就是高級可編程中斷控制器(Advanced Programmable Interrupt Controllers–APICs)的使用;再次，相同的產品型號，同樣類型的CPU核心，完全相同的運行頻率;最后，盡可能保持相同的產品序列編號，因為兩個生產批次的CPU作為雙處理器運行的時候，有可能會發(fā)生一顆CPU負擔過高，而另一顆負擔很少的情況，無法發(fā)揮最大性能，更糟糕的是可能導致死機。
NUMA技術
NUMA即非一致訪問分布共享存儲技術，它是由若干通過高速專用網絡連接起來的獨立節(jié)點構成的系統(tǒng)，各個節(jié)點可以是單個的CPU或是SMP系統(tǒng)。在NUMA中，Cache 的一致性有多種解決方案，一般采用硬件技術實現對cache的一致性維護，通常需要操作系統(tǒng)針對NUMA訪存不一致的特性(本地內存和遠端內存訪存延遲和帶寬的不同)進行特殊優(yōu)化以提高效率，或采用特殊軟件編程方法提高效率。NUMA系統(tǒng)的例子。這里有3個SMP模塊用高速專用網絡聯(lián)起來，組成一個節(jié)點，每個節(jié)點可以有12個CPU。像Sequent的系統(tǒng)最多可以達到64個CPU甚至256個CPU。顯然，這是在SMP的基礎上，再用NUMA的技術加以擴展，是這兩種技術的結合。
亂序執(zhí)行
亂序執(zhí)行(out-of-orderexecution)，是指CPU允許將多條指令不按程序規(guī)定的順序分開發(fā)送給各相應電路單元處理的技術。這樣將根據個電路單元的狀態(tài)和各指令能否提前執(zhí)行的具體情況分析后，將能提前執(zhí)行的指令立即發(fā)送給相應電路單元執(zhí)行，在這期間不按規(guī)定順序執(zhí)行指令，然后由重新排列單元將各執(zhí)行單元結果按指令順序重新排列。采用亂序執(zhí)行技術的目的是為了使CPU內部電路滿負荷運轉并相應提高了CPU的運行程序的速度。
分枝技術
(branch)指令進行運算時需要等待結果，一般無條件分枝只需要按指令順序執(zhí)行，而條件分枝必須根據處理后的結果，再決定是否按原先順序進行。
控制器
許多應用程序擁有更為復雜的讀取模式(幾乎是隨機地，特別是當cache hit不可預測的時候)，并且沒有有效地利用帶寬。典型的這類應用程序就是業(yè)務處理軟件，即使擁有如亂序執(zhí)行(out of order execution)這樣的CPU特性，也會受內存延遲的限制。這樣CPU必須得等到運算所需數據被除數裝載完成才能執(zhí)行指令(無論這些數據來自CPU cache還是主內存系統(tǒng))。當前低段系統(tǒng)的內存延遲大約是120-150ns，而CPU速度則達到了4GHz以上，一次單獨的內存請求可能會浪費200-300次CPU循環(huán)。即使在緩存命中率(cache hit rate)達到99.9%的情況下，CPU也可能會花50%的時間來等待內存請求的結束-比如因為內存延遲的緣故。
在處理器內部整合內存控制器，使得北橋芯片將變得不那么重要，改變了處理器訪問主存的方式，有助于提高帶寬、降低內存延時和提升處理器性制造工藝：Intel的I5可以達到28納米，在將來的CPU制造工藝可以達到22納米。
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